Главная > Информатика, программирование > Микропроцессоры Intel80386  



 

 

Микропроцессоры Intel80386

 
МП 80386 компании Intel
1. Введение в МП 80386 компании Intel
МП вышел на рынок с уникальным преимуществом. Он является первым 32 - разрядным
МП, для которого пригодно имеющееся прикладное программное обеспечение
стоимостью 6,5 млрд. Долл., Написанное для МП прошлых моделей ОТ 8086/88 до
80286 (клон IBM PC). молвят, что системы совместимы, если программы написанные
на одной системе, удачно выполняются на другой. Если сопоставимость
распространяется лишь в одном направлении, от старой системы к новой, то
молвят о сопоставимости снизу вверх. Сопоставимость снизу вверх на обьектном
уровне поддерживает капиталовложения конечного юзера в программное
обеспечение, поскольку новая система просто заменяет более медленную старую.
Микропроцессор 80386 совместим снизу вверх с предыдущими поколениями МП компании
Intel. Это значит что программы написанные специально для МП 80386 и
использующие его специальные особенности, традиционно не работают на более старых
моделях. Но, так как набор команд МП 80386 и его модули обработки являются
расширениями комплекса команд предшествующих моделей, программное обеспечение
последних совместимо снизу вверх с МП 80386.
Специфическими чертами МП 80386 являются многозадачность, встроенное
управление памятью, виртуальная память с разделением на странички, защита
программ и огромное адресное пространство. Аппаратная сопоставимость с предыдущими
моделями сохранена посредством динамического конфигурации разрядности магистрали.
МП 80386 выполнен на базе технологии CHMOS III компании Intel, которая вобрала с
себя быстродействие технологии HMOS (МДП высокой плотности) и маленькое потребление
мощности технологии CMOS (КМДП). МП 80386 предугадывает переключение программ,
выполняемых под управлением разных операционных систем, такие как MS-DOS и
UNIX. Это свойство дозволяет разработчикам программ включать обычное
прикладное программное обеспечение для 16 -разрядных МП конкретно в 32
-разрядную систему. Процессоропределяет адресное пространство как один либо
несколько частей памяти хоть какого размера в спектре от 1 б до 4 Гбайт
(4*2я530я0 б). Эти сегменты могут быть индивидуально защищены уровнями
приемуществ и таковым образом избирательно разделяться различными задачками.
Механизм защиты основан на понятии иерархии приемуществ либо ранжированного ряда.
Это значит, что различным задачкам либо программам могут быть присвоены
определенные уровни, которые употребляются для данной задачки.
2. Режимы процессора
Для более полного понятия системы команд МП 80386 нужно предварительно
обрисовать общую схему его работы и архитектуру.
В данном реферате не раскрывается более подробно значения неких
специфичных слов и понятий, считая, что читатель предварительно ознакомился с
МП 8086 и МП 80286 и имеет представление о их работе и архитектуре. Описываются
лишь те функции МП 80386, которые отсутствуют либо изменены в прошлых
моделях МП.
МП 80386 имеет два режима работы: режим настоящих адресов, называемый настоящим
режимом, и защищенный режим.
2.1. настоящий режим
При подаче сигнала сброса либо при включении питания устанавливается настоящий
режим, причем МП 80386 работает как совсем стремительный МП 8086, но, по желанию
программера, с 32-разрядным расширением. В настоящем режиме МП 80386 имеет такую
же базовую архитектуру, что и МП 8086, но обеспечивает доступ к 32-разрядным
регистрам. Механизм адресации, размеры памяти и обработка прерываний МП 8086
полностью совпадают с аналогичными функциями МП 80386 в настоящем режиме.
Единственным методом выхода из настоящего режима является явное переключение в
защищенный режим. В защищенный режим МП 80386 входит при установке бита
включения защиты (РЕ) в нулевом регистре управления (CR0) с помощью команды
пересылки (MOV to CR0). Для сопоставимости с МП 80286 с целью установки бита РЕ
может быть также использована команда загрузки слова состояния машины LMSW.
Процессор повторно входит в настоящий режим в том случае, если программа командой
пересылки сбрасывает бит РЕ регистра CR0.
2.2. Защищенный режим
Полные способности МП 80386 раскрываются в защищенном режиме. Программы могут
исполнять переключение меж действиями с целью входа в задачки, предназначенные
для режима виртуального МП 8086. любая таковая задачка проявляет себя в семантике
МП 8086 (т.Е. В отношениях меж знаками и приписываемыми им значениями
независимо от интерпретирующего их оборудования). Это дозволяет делать на МП
80386 программное обеспечение для МП 8086 - прикладную программу либо целую
операционную систему. В то же время задачки для виртуального МП 8086 изолированы
и защищены как друг от друга, так и от главной операционной системы МП 80386.
Далее перейдем конкретно к рассмотрению шины данных МП 80386.
3. Шины
до этого всего дадим определение шины. Шина - это канал пересылки данных,
используемый вместе различными блоками системы. Шина может представлять собой
набор проводящих линий, вытравленных в печатной плате, провода припаянные к
выводам разьемов, в которые вставляются печатные платы, или тонкий кабель.
составляющие компьютерной системы физически расположены на одной либо нескольких
печатных платах, причем их число и функции зависят от конфигурации системы, её
изготовителя, а частенько и от поколения микропроцессора.
Информация передается по шине в виде групп битов. В состав шины для каждого бита
слова может быть предусмотрена отдельная линия (параллельная шина), либо все биты
слова могут последовательно во времени употреблять одну линию (последовательная
шина).
3.1 Шина с тремя состояниями
Шина с тремя состояниями напоминает телефонную линию общего использования, к
которой подключено много абонентов. Три состояние на шине - это состояния
высокого уровня, низкого уровня и высокого импеданса. Состояние высокого
импеданса дозволяет устройству либо процессору отключиться от шины и не влиять на
уровни, устанавливаемые на шине другими устройствами либо процессорами. Таковым
образом, лишь одно устройство является ведущим на шине. Управляющая логика
активизирует в каждый конкретный момент лишь одно устройство, которое
становиться ведущим. Когда устройство активизировано, оно помещает свои данные
на шину, все же другие потенциальные ведущие переводятся в пассивное
состояние.
К шине может быть подключено много приемных устройств получателей. Традиционно данные
на шине предназначаются лишь для одного из них. Сочетание управляющих и
адресных сигналов, описывает для кого конкретно. Управляющая логика возбуждает
особые стробирующие сигналы, чтоб указать получателю когда ему следует
воспринимать данные. Получатели и отправители могут быть однонаправленными (т.Е.
осуществлять лишь или передачу, или прием) и двунаправленными (осуществлять
и то и другое). Шинная (магистральная) организация получила обширное
распространение, поскольку в этом случае все устройства употребляют единый
протокол сопряжения модулей центральных процессоров и устройств ввода-вывода с
помощью трех шин.
3.2 Типы шин
Сопряжение с центральным процессором осуществляется посредством трех шин: шины
данных, шины адресов и шины управления. Шина данных служит для пересылки данных
меж ЦП и памятью либо ЦП и устройствами ввода-вывода. Эти данные могут
представлять собой как команды ЦП, так и информацию, которую ЦП посылает в порты
ввода-вывода либо воспринимает оттуда. В МП 8088 шина данных имеет ширину 8
разрядов. В МП 8086, 80186, 80286 ширина шины данных 16 разрядов; в МП 80386 -
32 разряда.
Шина адресов употребляется ЦП для выбора требуемой ячейки памяти либо устройства
ввода-вывода методом установки ан шине конкретного адреса, соответствующего одной
из ячеек памяти либо одного из частей ввода-вывода, входящих в систему.
Наконец по шине управления передаются управляющие сигналы, предназначенные
памяти и устройствам ввода-вывода. Эти сигналы указывают направление передачи
данных (в ЦП либо из ЦП), а также моменты передачи.
Магистральная организация предпологает,как правило, наличие управляющего модуля,
который выступает в роли директора распорядителя при обмене данными. Основное
назначение этого модуля - организация передачи слова меж двумя другими
модулями.
3.3 Операции на магистрали
Операция на системной магистрали начинается с того, что управляющий модуль
устанавливает на шине кодовое слово модуля отправителя и активизирует линию
строба отправителя. Это дозволяет модулю, кодовое слово которого установлено на
шине, понять, что он является отправителем. Потом управляющий модуль
устанавливает на кодовое слово модуля - получателя и активизирует линию строба
получателя. Это дозволяет модулю, кодовое слово которого установлено на шине,
понять, что он является получателем.
После этого управляющий модуль возбуждает линию строба данных, в итоге чего
содержимое регистра отправителя пересылается в регистр получателя. Этот шаг
может быть повторен хоть какое число раз, если требуется передать много слов.
Данные пересылаются от отправителя получателю в ответ на импульс, возбуждаемый
управляющим модулем на соответствующей полосы строба. При этом предполагается,
что к моменту появления импульса строба в модуле - отправителе данные
подготовлены к передаче, а модуль - получатель готов принять данные. Таковая
передача данных носит заглавие синхронной (синхронизированной).
Что произойдет, если модули участвующие в обмене (один либо оба), могут
передавать либо воспринимать данные лишь при определенных условиях ? Процессы на
магистралях могут носить асинхронный (несинхронизированный) характер. Передачу
данных от отправителя получателю можно координировать с помощью линий состояния,
сигналы на которых отражают условия работы обоих модулей. Как лишь модуль
назначается отправителем, он воспринимает контроль над линией готовности
отправителя, сигнализируя с её помощью о собственной готовности воспринимать данные.
Модуль, назначенный получателем, контролирует линию готовности получателя,
сигнализируя с её помощью о готовности воспринимать данные.
При передаче данных обязаны соблюдаться два условия. Во-первых, передача
осуществляется только в том случае, если получатель и отправитель сигнализируют о
собственной готовности. Во-вторых, каждое слово обязано передаваться один раз. Для
обеспечения этих условий предусматривается определенная последовательность
действий при передачи данных. Эта последовательность носит заглавие протокола.
В согласовании с протоколом отправитель, подготовив новое слово, информирует об
этом получателя. Получатель, приняв очередное слово, информирует об этом
отправителя. Состояние линий готовности в хоть какой момент времени описывает
деяния, которые обязаны делать оба модуля.
Каждый шаг в передаче данных от одной части системы к другой именуется циклом
магистрали (либо частенько машинным циклом). Частота этих циклов определяется
тактовыми сигналами ЦП. Длительность цикла магистрали связана с частотой
тактовых сигналов. Обычными являются тактовые частоты 5, 8, 10 и 16 МГц.
более современные схемы работают на частоте до 24 МГц.
3.4 Порты ввода-вывода
Адресное пространство ввода-вывода скооперировано в виде портов. Порт представляет
собой группу линий ввода-вывода, по которым происходит параллельная передача
информации меж ЦП и устройством ввода-вывода, традиционно по одному биту на линию.
Число линий в порте почаще всего совпадает с размером слова, характерным для
данного процессора. Входной порт почаще всего организуется в виде совокупности
логических вентилей, через которые входные сигналы поступают на полосы системной
шины данных. Выходной порт реализуется в виде совокупности триггеров, в которых
хранятся сигналы, снятые с шины данных.
Если в передаче информации участвует процессор, то направление потока входной и
выходной информации принято разглядывать относительно самого процессора.
Входной порт - это хоть какой источник данных (к примеру, регистр), который
избирательным образом подключается к шине данных процессора и посылает слово
данных в процессор. Напротив, выходной порт представляет собой приемник данных (
к примеру, регистр), который избирательным образом подключается к шине данных
процессора. Будучи выбран, выходной порт воспринимает слово данных из
микропроцессора.
Процессор обязан иметь возможность координировать скорость собственной работы со
скоростью работы внешнего устройства, с которым он обменивается информацией. В
неприятном случае может получиться, что входной порт начнет пересылать данные еще
до того как, процессор их затребует, и процесс пересылки данных наложится на
какой-то другой процесс в ЦП. Как уже отмечалось, эта координация работы двух
устройств носит заглавие "рукопожатия", либо квитирования.
сейчас подробнее остановимся на режимах работы портов ввода-вывода. Есть
три вида взаимодействия процессора с портами ввода-вывода: программное
управление, режим прерываний и прямой доступ к памяти (ПДП).
Программно-управляемый ввод-вывод инициируется процессором, который выполняет
программу, управляющую работой внешнего устройства. Режим прерываний различается
тем, что инициатором ввода-вывода является внешнее устройство. Устройство,
подключенное к выводу прерываний процессора, увеличивает уровень сигнала на этом
выводе (либо в зависимости от типа процессора понижает его). В ответ процессор,
закончив выполнение текущей команды, сохраняет содержимое программного счетчика
в соответствующем стеке и переходит на выполнение программы, называемой
программой обработки прерываний, чтоб завершить передачу данных.
ПДП тоже инициируется устройством. Передача данных меж памятью и устройством
ввода-вывода осуществляется без вмешательства процессора. Как правило, для
организации ПДП употребляются контроллеры ПДП, выполненные в виде интегральных
схем.
3.5 Униварсальный синхронно-асинхронный
приемопередатчик
Микропроцессор взаимодействует с перифирийными устройствами, принимающими и
передающими данные в последовательной форме. В процессе этого взаимодействия
процессор обязан делать преобразование параллельного кода в последовательный,
а также последовательного в параллельный.
почаще всего пересылка данных меж процессором и периферийными устройствами
выполняются асинхронно. Другими словами, устройство может передавать данные в
хоть какой момент времени. Если данные не передаются, устройство посылает просто биты
маркера, традиционно высокий уровень сигнала, что дает возможность немедленно
найти хоть какой разрыв цепи передачи. Если устройство готово передавать данные,
передатчик посылает нулевой бит, обозначающий начало посылки. За этим нулевым
битом следуют данные, потом бит четности и , наконец, один либо два стоп-бита.
Закончив передачу, отправитель продолжает посылать высокий уровень сигнала в
символ того, что данные отсутствуют.
Для удобства проектирования интерфейса процессора с устройствами
последовательного ввода-вывода (как синхронными, так и асинхронными) разработаны
микросхемы универсальных синхронно-асинхронных приемопередатчиков (УСАПП). В
состав УСАПП входят функционирующие независимо секции приемника-передатчика.
УСАПП заключен в корпус с 40 выводами и является дуплексным устройством (т. Е.
может передавать и воспринимать сразу). Он выполняет логическое
форматирование посылок. Для подключения УСАПП могут потребоваться дополнительные
схемы, но нет необходимости в общем тактовом генераторе, синхронизирующем
УСАПП и то устройство, с которым установлена связь. В передатчике УСАПП
предусмотрена двойная буферизация, поэтому следующий б данных может
приниматься из процессора, как лишь текущий б подготовлен для передачи.
Выпускаются микросхемы УСАПП со скоростями передачи до 200 Кбод. Скорость работы
передатчика и приемника (не непременно однообразные) инсталлируются с помощью
внешних генераторов, частота которых обязана в 16 раз превосходить требуемую
скорость передачи. Сигналы от внешних генераторов поступают на раздельные
тактовые входы приемника и передатчика.
традиционно и микропроцессор, и устройства ввода-вывода подключаются к своим УСАПП
параллельно. Меж УСАПП действует последовательная связь (к примеру по эталону
RS-232C).
4. MULTIBUS
Структура магистрали, обеспечивающей сопряжение всех аппаратных средств,
является важнейшим элементом вычислительной системы. Магистраль дозволяет
бессчетным компонентам системы взаимодействовать друг с другом. Не считая того,
в структуру магистрали заложены способности возбуждения прерываний, ПДП, обмена
данными с памятью и устройствами ввода-вывода и т. Д.
Магистраль общего назначения MULTIBUS компании Intel представляет собой
коммуникационный канал, позволяющий координировать работу самых разнообразных
вычислительных модулей. Основой координации служит назначение модуля системы
MULTIBUS атрибутов ведущего и ведомого.
4.1 Магистрали MULTIBUS I/II.
Одним из более принципиальных частей вычислительной системы является структура
системной магистрали, осуществляющей сопряжение всех аппаратных средств.
Системная магистраль обеспечивает взаимодействие друг с другом разных
компонентов системы и совместное внедрение системных ресурсов. Последнее
событие играется важную роль в существенном увеличении производительности
всей системы. Не считая того, системная магистраль обеспечивает передачу данных с
ролью памяти и устройств ввода-вывода, прямой доступ к памяти и возбуждение
прерываний.
Системные магистрали традиционно выполняются таковым образом, что сбои проходящие в
остальных частях системы, не влияют на их функционирование. Это увеличивает общую
надежность системы. Примерами магистралей общего назначения являются
предложенные компанией Intel архитектуры MULTIBUS I и II, обеспечивающие
коммуникационный канал для координации работы самых разнообразных вычислительных
модулей.
MULTIBUS I и MULTIBUS II употребляют концепцию "ведущий-ведомый". Ведущим
является хоть какой модуль, владеющий средствами управления магистралью. Ведущий с
помощью логики доступа к магистрали захватывает магистраль, потом генерирует
сигналы управления и адреса и сами адреса памяти либо устройства ввода-вывода.
Для выполнения этих действий ведущий оборудуется или блоком центрального
процессора, или логикой, предназначенной для передачи данных по магистрали к
местам назначения и от них. Ведомый - это модуль, декодирующий состояние
адресных линий и работающий на основании сигналов, полученных от ведущих;
ведомый не может управлять магистралью. Процедура обмена сигналами меж ведущим
и ведомым дозволяет модулям различного быстродействия взаимодействовать через
магистраль. Ведущий магистрали может отменить деяния логики управления
магистралью, если ему нужно гарантировать для себя внедрение циклов
магистрали. Таковая операция носит заглавие "блокирования" магистрали; она
временно предотвращает внедрение магистрали другими ведущими.
Другой принципиальной особенностью магистрали является возможность подключения многих
ведущих модулей с целью образования многопроцессорных систем.
MULTIBUS I дозволяет передать 8- и 16 разрядные данные и оперировать с адресами
длиной до 24 разрядов.
MULTIBUS II принимает 8-, 16- и 32-разрядные данные, а адреса длиной до 32
разрядов. Протоколы магистралей MULTIBUS I и II подробно описаны в документации
компании Intel, которую следует тщательно изучить перед внедрением этих
магистралей в какой - или системе.
4.2 MULTIBUS I
MULTIBUS I компании Intel представляет собой 16-разрядную многопроцессорную
систему, согласующуюся со эталоном IEEE 796.
4.3 Пример интерфейса магистрали MULTIBUS I
Один из способов организации взаимодействия меж МП 80386 и магистралью
MULTIBUS I заключается в генерации всех сигналов MULTIBUS I c помощью
программируемых логических матриц (ПЛМ) и схем ТТЛ. Проще употреблять
интерфейс, совместимый с МП 80286. главные черты этого интерфейса описаны ниже.
Интерфейс магистрали MULTIBUS I состоит из совместимого с МП 80286 арбитра
магистрали 82288. Контроллер может работать как в режиме локальной магистрали,
так и в режиме MULTIBUS I; резистор на входе МВ схемы 82288, подключенный к
источнику питания, активизирует режим MULTIBUS I. Выходной сигнал MBEN
дешифратора адреса на ПЛМ служит сигналом выбора обеих микросхем 82288 и 828289.
Сигнал AEN # с выхода 82289 открывает выходы контроллера 82288.
Взаимодействие меж процессором 80386 и этими двумя устройствами осуществляется
с помощью ПЛМ, в которые записаны программы генерации и преобразования
нужных сигналов. Арбитр 82289 совместно с арбитрами магистрали остальных
вычислительных подсистем координирует управление магистралью MULTIBUS I,
обеспечивая управляющие сигналы, нужные для получения доступа к ней.
В системе MULTIBUS I любая вычислительная подсистема претендует на
внедрение общих ресурсов. Если подсистема запрашивает доступ к магистрали,
когда другая система уже употребляет магистраль, первая подсистема обязана ждать
её освобождения. Логика арбитража магистрали заведует доступом к магистрали
всех подсистем. Любая вычислительная подсистема имеет собственный арбитр
магистрали 82289. Арбитр подключает свой процессор к магистрали и разрешает
доступ к ней ведущим с более высоким либо более низким ценностью в согласовании
с заблаговременно установленной схемой ценностей.
Возможны два варианта процедуры управления занятием магистрали: с
последовательным и параллельным ценностью. Схема последовательного приоритета
реализуется методом соединения цепочкой входов приоритета магистрали (BPRN #) и
выходов приоритета магистрали (BPRO #) всех арбитров магистрали в системе.
Задержка, возникающая при таком соединении, ограничивает число подключаемых
арбитров. Схема параллельного приоритета просит наличия внешнего арбитра,
который воспринимает входные сигналы BPRN # от всех арбитров магистрали и
возвращает активный сигнал BPRО # запрашивающему арбитру с наибольшим
ценностью. Наибольшее число арбитров , участвующих в схеме с параллельным
ценностью, определяется сложностью схемы дешифрации.
После завершения цикла MULTIBUS I арбитр, занимающий магистраль, или продолжает
её удерживать, или высвобождает с передачей другому арбитру. Процедура
освобождения магистрали может быть различной. Арбитр может освобождать
магистраль в конце каждого цикла, удерживать магистраль до тех пор пока не будет
затребована ведущим с более высоким ценностью, либо освобождать магистраль при
поступлении запроса от ведущего с хоть каким ценностью.
Система MULTIBUS I с 24 линиями адреса и 16 линиями данных. Адреса системы
расположены в спектре 256 кбайт (меж F00000H и F3FFFFH), причем употребляются
все 24 полосы. 16 Линий данных представляют младшую половину (младшие 16
разрядов) 32разрядной шины данных МП 80386. Адресные разряды MULTIBUS I
нумеруются в шеснадцатеричной системе; А23-А0 В МП 80386 стают ADR17# -
ADR0# в системе MULTIBUS I. Инвертирующие адресные фиксаторы поразрядно
преобразуют выходные сигналы адреса МП 80386 в адресные сигналы с низким
активным уровнем для магистрали MULTIBUS I.
Дешифратор адреса. Система MULTIBUS I традиционно включает и общую, и локальную
память. Устройства ввода-вывода (УВВ) также могут быть расположены как на
локальной магистрали, так и на MULTIBUS I. Отсюда следует, что: 1) пространство
адресов МП 80386 обязано быть разделено меж MULTIBUS I и локальной магистралью
и 2) обязан употребляться дешифратор адресов для выбора одной из двух
магистралей. Для выбора магистрали MULTIBUS I требуются два сигнала:
1. Сигнал разрешения MULTIBUS I (MBEN) служит сигналом выбора контроллера
магистрали 82288 и арбитра магистрали 82289 в схеме сопряжения с MULTIBUS I.
остальные выходы ПЛМ дешифратора служат для выбора памяти и УВВ на локальной
магистрали.
2. Для обеспечения 16-разрядного цикла магистрали процессору 80386 обязан быть
возвращен активный сигнал размера шины BS16#. К уравнению ПЛМ, описывающему
условия возбуждения сигнала BS16#, могут быть добавлены дополнительные члены для
остальных устройств, требующих 16-разрядной шины.
Ресурсы ввода-вывода, подключенные к магистрали MULTIBUS I, могут быть
отображены на отдельное пространство адресов ввода-вывода, независящих от
физического расположения устройств на магистрали I, или отображены на
пространство адресов памяти МП 80386. Адреса УВВ, отображенных на пространство
памяти, обязаны декодироваться для возбуждения правильных команд ввода-вывода.
Это декодирование обязано осуществляться для всех обращений к памяти, попадающих
в область отображения адресов ввода-вывода.
Адресные фиксаторы и приемопередатчики данных. Адрес во всех циклах магистрали
обязан фиксироваться, потому что по протоколу MULTIBUS I на адресных входах
обязан удерживаться достоверный адрес по крайней мере 50 нс после того, как
команда MULTIBUS I становится пассивной. Сигнал разрешения адреса (AEN#) на
выходе арбитра магистрали 82289 становится активным, как лишь арбитр получает
управление магистралью MULTIBUS I. Сигнал AEN# действует как разрешающий для
фиксаторов MULTIBUS
Разряды данных MULTIBUS I нумеруются в шестнадцатеричной системе, так что D15-D0
преобразуется в DATF#-DAT0#. Инвертирующие причины и приемопередатчики
вырабатывают маленький активный уровень для магистрали MULTIBUS I. Данные
фиксируются лишь в циклах записи. Во время цикла записи адресными фиксаторами
и фиксаторами - приемопередатчиками данных управляют входные сигналы ALE#, DEN и
DT/R# от контроллера 82288. В циклах чтения фиксаторы - приемопередатчики
управляются сигналом локальной магистрали RD#. Если при использовании сигнала
DEN за локальным циклом записи немедленно последует цикл чтения MULTIBUS I, на
локальной магистрали МП 80386 возникнет конфликтная ситуация.
4.4 Магистраль расширения ввода-вывода iSBX
Магистраль iSBX независима от типа процессора либо платы. Каждый интерфейс
расширения конкретно поддерживает до 8-разрядных портов ввода-вывода.
Посредством ведомых процессоров либо процессоров с плавающей точкой
обеспечивается расширение адресных возможностей. Не считая того, каждый интерфейс
расширения можетпри необходимости поддерживать канал ПДП со скоростью передачи
до 2 Мслов/с
Магистраль iSBX включает два главных элемента: базовую плату и модуль
расширения. Базовая плата - это неважно какая плата с одним либо несколькими интерфейсами
расширения ввода-вывода (коннекторами), удовлетворяющими электрическим и
механическим требованиям спецификации Intel. Естественно, базовая плата постоянно
является ведущим устройством, она генерирует все адреса, сигналы выбора и
команды.
Модуль расширения магистрали iSBX представляет собой небольшую
специализированную плату ввода-вывода, подключенную к базовой плате. Модуль
может иметь одинарную либо двойную ширину. Назначение модуля расширения -
преобразование протокола основной магистрали в протокол конкретного устройства
ввода-вывода.
Расширение функций,реализуемых каждой системной платой, подключенной к
магистрали MULTIBUS I, увеличивает производительность системы, потому что для
доступа к таковым резидентным функциям не требуется арбитраж магистрали.
4.5 Многоканальная магистраль
Многоканальная магистраль представляет собой специализированный электрический и
механический протокол, работающий как составная часть системы MULTIBUS I. Эта
магистраль предназначена для скоростной блочной пересылки данных меж системой
MULTIBUS I и взаимосвязанными перефирийными устройствами. В тех вариантах, когда
требуется пересылать группу байтов либо слов, расположенных (либо распологаемых)
по последовательным адресам, протокол блочной пересылки данных уменьшает
непроизводительные утраты. Передача осуществляется в асинхронном режиме с
внедрением протокола подтверждений и с проверкой четности, обеспечивающей
правильность передачи данных.
Улучшению черт системы MULTIBUS I способствует уменьшение влияния на её
производительность оборудования пакетного типа. Потоки данных от пакетных
устройств могут употреблять интерфейс общего назначения. Протокол
многоканальной магистрали специально приспособлен для пакетных пересылок
данных.Наибольший выигрыш в производительности выходит при использовании
двухпортовой памяти с доступом как со стороны многоканальной магистрали, так и
со стороны интерфейса MULTIBUS I.
4.6 Магистраль локального расширения iLBX
Магистраль iLBX предназначена для непосредственных скоростных передач данных
меж ведущими и ведомыми и обеспечивает: 1) максимум два ведущих на магистрали,
что упрощает функцию арбитража; 2) асинхронный по отношению к передаче данных
арбитраж магистрали; 3) минимум два и максимум пять устройств, связанных с
магистралью; 4) ведомые устройства, определяемые как ресурсы памяти с байтовой
адресацией, и 5) ведомые устройства, функции которых конкретно
контролируются сигналами линий магистрали iLBX.
Увеличение локальных (на плате) ресурсов памяти высокопроизводительного
процессора улучшает свойства всей системы. Что касается остальных особых
функций, то наличие на процессорной плате памяти увеличивает производительность,
поскольку процессор может адресовать конкретно, не ожидая результатов
арбитража магистрали. С другой стороны, в силу пространственных ограничений на
процессорной плате удается разместить память только маленького обьема. Магистраль
iLBX дозволяет понизить эти пространственные ограничения. При использовании
магистрали iLBX нет необходимости в размещении дополнительной памяти на
процессорной плате. Вся память (обьемом до нескольких десятков Мбайт),
адресуемая процессором, доступна через магистраль iLBX и представляется
процессору размещенной на процессорной плате. Наличие в системе памяти двух
портов одного для обмена с магистралью iLBX, а другого для обмена с магистралью
MULTIBUS I - делает доступной эту память иным компонентам системы. К
магистрали iLBX можно подключить до пяти устройств. В число устройств обязаны
входить первичный ведущий и один ведомый. Другие три устройства не являются
обязательными. Первичный ведущий заведует магистралью iLBX и организует доступ
вторичного ведущего к ресурсам ведомой памяти. Вторичный ведущий, если он есть,
предоставляет дополнительные способности доступа к ведомым ресурсам по
магистрали iLBX.
4.7 MULTIBUS II
Архитектура системы MULTIBUS II является процесорно-независящей. Она различается
наличием 32-разрядной параллельной системной магистралью с наибольшей
скоростью передачи 40 Мбайт/с, недорогой последовательной системной магистрали и
быстродействующей локальной магистрали для доступа к отдельным платам памяти.
MULTIBUS II включает пять магистралей Intel: 1) локального расширения (iLBX II),
2) многоканального доступа к памяти, 3) параллельную системную (iPSB), 4)
последовательную системную (iSSB) и 5) параллельную расширения ввода-вывода
(iSBX).
Структура с несколькими магистралями имеет достоинства перед одномагистральной
системой. В частности любая магистраль оптимизирована для выполнения
определенных функций, а операции на них выполняются параллельно. Не считая того,
магистрали, не используемые в конкретной системе, могут быть исключены из её
архитектуры, что устраняет от неоправданных издержек. Три магистрали из
перечисленных коротко описаны ниже.
4.7.1 Параллельная системная магистраль iPSB.
Параллельная системная магистраль iPSB употребляется для межпроцессорных
пересылок данных и взаимосвязи процессоров. Магистраль поддерживает пакетную
передачу с наибольшей неизменной скоростью 40 Мбайт/с.
Связной магистрали представляет собой плату, объединяющую функциональную
подсистему. Каждый связной магистрали обязан иметь средства передачи данных
меж МП 80386, его регистрами межсоединений и магистралью iPSB. Магистраль iPSB
представляет каждому связному магистрали четыре пространства адресов: 1)
обыденного ввода-вывода, 2) обыкновенной памяти 3) пространство памяти объемом до 255
адресов для передачи сообщений и 4) пространство межсоединений. Последнее
обеспечивает графическую адресацию, при которой идентификация связного
магистрали (платы) осуществляется по номеру позиции, на которой установлена
плата. Поскольку МП 80386 имеет доступ лишь к пространствам памяти либо
ввода-вывода, пространства сообщений и межсоединений следует показывать на
первые два пространства.
Операции на магистрали iPSB осуществляются посредством трех циклов магистрали.
Цикл арбитража описывает следующего владельца магистрали. Этот цикл состоит из
двух фаз: фазы принятия решения, на которой определяется ценность для
управления магистралью, и фазы захвата, когда связной с наивысшим ценностью
начинает цикл пересылки.
Второй цикл магистрали iPSB - цикл пересылки, реализует пересылку данных меж
владельцем и иным связным. Третий цикл iPSB - цикл исключения, показывает на
возбуждение исключения в течении цикла пересылки.
4.7.2 Магистраль локального расширения iLBX II
Магистраль локального расширения iLBX II является быстродействующей магистралью,
предназначенной для быстрого доступа к памяти, расположенной на отдельных
платах. Одна магистраль iLBX II поддерживает или две процессорные подсистемы
плюс четыре подсистемы памяти, или одну процессорную подсистему плюс пять
подсистем памяти. При необходимости иметь большой размер памяти система MULTIBUS
II может включать более одной магистрали iLBX II. В системе на базе МП 80386 с
тактовой частотой 16 МГц обычный цикл доступа iLBX просит 6 циклов ожидания.
Для магистрали iLBX характерны 32-разрядная шина данных и 26-разрядная шина
адресов. Поскольку эти шины разделены, возникает возможность конвейерных
операций в цикле пересылки. К дополнительным особенностям магистрали iLBX
относятся: 1) однонаправленное доказательство при стремительной пересылке данных, 2)
пространство межсоединений (для каждого связного магистрали), через которое
первичный запрашивающий связной инициализирует и настраивает всех других
связных магистрали, и 3) средство взаимного исключения, позволяющее управлять
многопортовой памятью.
4.7.3 Последовательная магистраль iSSB
Относительно доступная последовательная системная магистраль iSSB может
употребляться заместо параллельной системной магистрали iPSB в тех вариантах,
когда не требуется высокая производительность последней. Магистраль iSSB может
содержать до 32 связных магистрали, распределенных на длине максимум 10 м.
Управление магистралью ведется с помощью обычного протокола множественного
доступа с опросом несущей и разрешением конфликтов (CSMA/CD). Связные магистрали
употребляют этот протокол для передачи данных по мере собственной готовности. В случае
одновременного инициирования передачи двумя либо несколькими связными вступает в
действие метод разрешения конфликтов обеспечивающий справедливое
предоставление доступа всем запрашивающим связным.
5.1 Ведущие
Ведущим является хоть какой модуль, который владеет возможностью захвата магистрали.
Модуль захватывает магистраль с помощью логических схем обмена и инициирует
передачу данных по магистрали, используя для этого или интегрированные процессоры,
или особые логические схемы. Ведущие генерируют сигналы сигналы
управления, адресные сигналы, а также адреса памяти либо устройств ввода-вывода.
Ведущий может работать в одном из двух режимов: режиме 1 либо режиме 2. В режиме
1 ведущий ограничен одной передачей по магистрали через каждое подключение к
шине. Если все ведущие в системе употребляют режим 1, скорость работы системы
ограничивается наибольшей величиной цикла занятости магистрали. Это дозволяет
разработчикам предсказывать общую производительность конкретной системы.
В режиме 2 у ведущих больше возможностей захвата магистрали, они могут
инициировать обмен с наложением на текущую операцию. В этом режиме разрешены
тайм-ауты магистрали, и операции ведущих не ограничены наибольшей величиной
цикла занятости магистрали. Режим 2 обеспечивает широкий класс операций, что
придает системе упругость при ублажении запросов юзеров.
5.2 Ведомые
Устройства ввода вывода юзера
5.3 Операции на магистрали
Система MULTIBUS допускает наличие нескольких ведущих на магистрали, каждый из
которых захватывает магистраль по мере возникновения необходимости в передаче
данных. Ведущие осуществляют захват магистрали с помощью специальной
последовательности обмена. В эту последовательность входят шесть сигналов,
позволяющих ведущему определять, свободна ли магистраль и нет ли запросов на её
захват от остальных ведущих с более высоким ценностью, а также захватывать и
освобождать магистраль.
Арбитраж ценностей. Система предугадывает две схемы арбитража ценностей:
последовательную и параллельную. В последовательной схеме ценность ведущего
определяется с помощью последовательной цепочки, в которой выход разрешения от
каждого модуля соединяется с входом разрешения модуля с более низким
ценностью. На одном конце цепочки оказывается модуль с наивысшим ценностью,
на другом конце - с наинизшим.
ценность в последовательной схеме определяется при каждом запросе магистрали.
Если магистраль не захвачена ведущим с более высоким либо равным ценностью,
запрос данного ведущего удовлетворяется. Число ведущих, обьединенных
последовательной цепочкой, ограничено временем прохождения по цепочке сигнала
приоритета, которое не обязано превосходить длительности цикла магистрали. Если
употребляется частота 10 МГц, в цепочке может быть не более трех ведущих.
В параллельной схеме доступом к магистрали ведает особый арбитр. При этом
определение еще одного ведущего на магистрали делается на базе перечня
фиксированных ценностей либо каким-то иным методом, заданны в системе. На
рис. 6 Показана одна из схем параллельного арбитража.
5.4 Архитектура магистрали
В магистраль MULTIBUS входят 16 линий данных, 20 адресных линий, 8 линий
многоуровневых прерываний, а также полосы управления и арбитража. Такое огромное
количество линий дозволяет сразу употреблять в системе и 8- и
16-разрядные ведущие модули.
Система MULTIBUS употребляет собственный тактовый генератор, независящий от
тактовых генераторов обьединяемых модулей. Наличие независящего генератора
дозволяет употреблять магистраль ведущими с различными тактовыми частотами,
причем они могут выходить на магистраль асинхронно по отношению друг к другу.
Принципы арбитража в системе MULTIBUS разрешают медленным ведущим равноправно
конкурировать за захват магистрали. Но после того, как модуль захватил
магистраль, скорость передачи определяется возможностями передающего и
принимающего модулей.
Основное назначение магистрали MULTIBUS в обеспечении канала для передачи данных
меж модулями, подключенными к шине. Система дозволяет употреблять платы с
различными возможностями, изменять ширину шин данных и адресов ввода-вывода,
устанавливать атрибуты прерываний.
Для реализации мультипроцессорных возможностей системы, построенной на базе МП
80386, и для роста её производительности разработана магистраль MULTIBUS
II. В новенькую архитектуру включена передача сообщений, способствующая увеличению
производительности мультипроцессорной системы. При использовании передачи
сообщений все пересылки по магистрали выполняются с очень вероятной
скоростью пакетами 32-разрядных данных.
В дополнение к передаче сообщений модули платы MULTIBUS II обеспечивают
виртуальные прерывания, географическую адресацию и распределенный арбитраж. При
наличии виртуальных прерываний один процессор может делать запись в
особые ячейки памяти другого процессора, что практически неограничено увеличивает
упругость механизма прерываний.
Географическая адресация, реализуемая с помощью смонтированных на плате
регистров межкомпонентных соединений, обеспечивает пространство межкомпонентных
соединений для программных конфигураций законченных комплексных систем.
Распределенный арбитраж предоставляет модулям MULTIBUS II столько отдельных
уровней арбитража, сколько в системе имеется плат (либо гнезд). В этом случае все
платы в системе имеют однообразный ценность относительно времени доступа к
магистрали, что предотвращает блокирование плат с низким ценностью ведущими
платами высокой производительности.
Ключевым вопросом при построении систем на базе магистрали MULTIBUS является
нахождение рационального соотношения меж требуемыми и фактическими
чертами. Для каждого элемента типично личное множество
присущих ему черт. Взаимодействие двух таковых частей ограничивается
обилием черт, которое определяется как пересечение множеств
черт обоих частей. В неких вариантах пересечение может быть
пустым, что приводит к принципиальной неработоспособности системы.
6. Электрическое питание
Современные устройства требуют отлично стабилизированного неизменного напряжения.
Стабилизация питания может осуществляться в источнике питания либо, как это имеет
место в системах S-100, на каждой плате.
большая часть компьютерных систем питается от источника неизменного напряжения 5 В
с выходным током от 1 до 5 А. Обычными значениями являются 1, 3, 4 и 5 А в
зависимости от системы. Некие системы потребляют ток 10 А. Частенько источники
питания имеют также выход 12 В, 2 А для подключения дисководов.
7. Заключение
Под сопряжением понимается связь микропроцессора с внешним миром и его
своими внутренними узлами. Чем огромным уровнем интелекта владеет
устройство, тем большее внимание нужно обращать на свойства сопряжения.
Сопряжение относится к числу более сложных качеств разработки аппаратного
обеспечения. Конкретно тут приходится воспринимать большая часть компромиссов и конкретно
тут можно получить максимальную экономию средств. В большинстве приложений
сигналы, обрабатываемые процессором, несовместимы с его чертами. В
простом случае может потребоваться преобразование напряжения сигнала в
эталон ТТЛ 5 В. Несовместимое напряжение может просто исказить процесс
обработки сигналов. В остальных вариантах могут потребоваться аналого - цифровые
преобразователи.




Еще рефераты
Общественная схема решения задачки на персональном компьютере
общественная схема решения задачки на персональном компьютере С.А. Григорьев В общем виде процесс решения хоть какой программистской задачки на ПК можно представить в виде последовательности следующих действий: 1) разработка метода решения задачки; ...

Розвиток процесів памiяті в молодшому шкільному віці
КУРСОВА бота на тему “Розвиток процесів памґяті в молодшому шкільному віці” План стор. Вступ....................................................................... .........................................................3 1. Памґять та її ...

Отчет по практике на ПК для бухгалтеров
Отчет по практике на ПК для бухгалтеров Введение Что такое компьютер? Компьютер – это, до этого всего, машина, и, как всякая машина, он предназначен для того, чтоб совершать работу, которую по другому пришлось бы делать нам с вами. Основное различие от...

Библиотека института
Содержание 1. Введение 2 2. главные понятия баз данных 3 2.1 Базы данных и системы управления базами данных 3 2.2 Структура простейшей базы данных 4 2.3 характеристики полей базы данных 4 2.4 Типы данных 6 2.5 сохранность баз данных 7 3. Разработка базы...

Мультимедийные контакт-центры заменяют обыденные call-центры
Мультимедийные контакт-центры заменяют обыденные call-центры Martin Veselka, Country Manager, компания Genesys Telecommunications Laboratories, поставщик современных решений для оборудования контакт-центров. Более 47% местных клиентов утверждают, что прекратили бы вести...